时钟和电源
21 Nov 2024
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POWER
- 芯片需提供 VDD11_SYS（芯片 CORE 电源：典型 1.2V/200mA CPU 600Mhz，1.1V/200mA CPU 504Mhz）。
图 1. 芯片 CORE 电源 VDD11_SYS 原理图 - 芯片需提供 VCC33_IO（芯片 IO 电源：典型 3.3V/100mA）。
图 2. 芯片 IO 电源 VCC33_IO 原理图 - VDDQ_DDR（DRAM 电源：DDR2@1.8V/150mA，DDR3@1.5V/150mA）。
图 3. 芯片 DRAM 电源 VCC_DRAM 原理图 
- 内置 LDO1X_OUT，可配置输出 1.8V/1.5V，外部接 1uF 电容，若使用内置 LDO，存在转换效率和发热问题，Layout 需做好散热。
- LDO25_OUT、VCC30_ANA 供内部模块使用，外部接 1uf 旁路电容即可。
注：
-
若使用内置 LDO1x，因转换效率问题，功耗会较外置 DCDC 增加 100mW 左右。
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若使用内置 LDO18 和 LDO1x，芯片表面温度最高 43°C 左右。
上下电时序要求
- 无上下电时序要求。
- 复位信号内置约 30 KΩ上拉电阻和去抖滤波，不使用可直接悬空，若外挂电容建议不超过 4.7 uF。上电完成后，复位自动释放。
SYSTEM
| 信号名 | 信号说明 | 应用说明 |
|---|---|---|
| UBOOT | 升级模式配置 | 如需进入升级模式，可在 UBOOT 或 bootloader 配置任意 IO 为下拉检测或上拉检测，SDK 默认使用 PA0 下降沿检测，建议预留按键或跳线。 |
| RESET | 芯片复位脚 | 内部 RC 上拉，低电平复位，可悬空，建议预留按键或跳线。 |
PLL
PLL 需外接 24MHz 晶振：
- 外部 24 MHz 晶振精度要求小于 ± 20 ppm，匹配电容根据晶体负载电容选择。
- PLL_XO 建议串联 0R 电阻，便于调试振荡幅度。
RTC
内置 RTC，典型工作电流约 3.3 uA使用 RTC 功能需外接 32.768 KHz 晶振
- 外部 32.768 KHz 晶振精度建议小于 ±10 ppm，匹配电容根据晶体负载电容选择。
- RTC_XI 和 RTC_XO 之间并接10M电阻。
- RTC_IO 为 OD 输出，使用时需要外挂上拉电阻，上拉电平不超过 5V，可用于 输出 RTC 唤醒信号或输出 32.768 KHz 时钟。
- RTC_VCOIN 需串接 10 KΩ 电阻，若不考虑掉电保持，RTC_VCOIN 可悬空，内部有二极管通路从 VCC33_IO 取电，不需要外部再接 3.3 V。