功能描述
8 Aug 2024
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功能实现
由 DE 模块输入的 DI[23:0]、DE/HS/VS/CK 信号，进到 2C1 处理输出信号选择 DATA[34:0]，这里控制差分输出 LVDS[4:0]图。DI[23:0]、DE/HS/VS/CK 信号中的差分 CK 信号由寄存器配置，使用默认值即可。
并行信号转换为差分信号格式：需要两个不同时钟控制，串行时钟 SCLK 的频率为并行时钟 PCLK 的 7 倍。
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SCLK 的第一个 cycle，并行信号的 G0/B1/DE/CK6/NA 分别给到 LVDS_D0/ LVDS_D1/ LVDS_D2/ LVDS_CK/ LVDS_D3 的第一位。
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SCLK 的第二个 cycle ，并行信号的 R5/B0/VS/CK5/NA 给到 LVDS_D0/ LVDS_D1/ LVDS_D2/ LVDS_CK/ LVDS_D3 第二位。
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以此类推进行七个 SCLK cycle 数据转换，等到下一个 PCLK cycle 到达，并行信号同时更新，LVDS 信号按照同样的方式转换。
VESA-24 模式时序（也称 NS 模式）
JEIDA 模式时序
其中 R7-R2 对应 6bit 屏信号的 R5-R0。G7-G2 对应 6bit 屏信号的 G5-G0。B7-B2 对应 6bit 屏信号的 B5-B0。