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设计自查

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POWER 设计 Checklist

1. POWER 设计 Checklist

序号

事项

确认 (PASS/NO PASS)

备注

1

采用内部 LDO 供电,layout 需要注意 GND 焊盘散热问题。

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3

使用 DCDC 给 VDD11_SYS 供电,FB 反馈点尽量从主控滤波电容端选取,防止电源走线过长有较大压降,导致系统工作不稳定。

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5 供电无上下电顺序要求,VCC33_IO 上电上升沿时间需大于150 us而小于 5 ms。
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显示接口设计 Checklist

2. 显示接口设计 Checklist

序号

事项

确认 (PASS/NO PASS)

备注

1

若使用 RGB666 或 RGB565,FPC 接口数据低位需接 GND

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2

RGB888/ RGB666/ RGB565 支持整组互换

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3

只有 RGB888 支持高低位顺序互换,RGB 三组都要同时换

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4

注意 MIPI DSI CKN/CKP(PD22/PD23) 必须接屏幕时钟,不能与信号线互换

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Speaker 设计 Checklist

3. Speaker 设计 Checklist

序号

事项

确认 (PASS/NO PASS)

备注

1

DSPK 为数字逻辑信号,需要外接 RC (R = 100, C = 470 nF) 滤波转换成模拟信号,才能给到音频功放芯片。

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2

DSPK 单端输出采用 VCC3V3 供电时,容易受到 VCC3V3 干扰,采用单与门进行信号隔离可以消除干扰,单与门使用主控输出的 ​LDO25 干净电源供电。

若 DSPK 差分输出接功放,则干扰抵消且声音会比单端要大一些。

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以太网设计 Checklist

4. 以太网设计 Checklist

序号

事项

确认 (PASS/NO PASS)

备注

1

若使用内部参考时钟,RMII_TXC 输出时钟接外部 PHY_TXC,外部 PHY_TXC 需配置为 Input

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2

若使用外部参考时钟,RMII_REF_CLK 输入时钟接外部 PHY_TXC,外部 PHY_TXC 需配置为 Output

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3

若使用 CLK_OUT 输出 25M 时钟供给外部 PHY 使用,CLK_OUT 接 PHY_XTAL2,PHY_XTAL1 需要接 GND,千兆 PHY 需要用外挂 25M 晶振提供时钟

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4

MDIO 信号要求接上拉电阻

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5

偏置电阻必须焊接,阻值根据外部 PHY 确定,阻值通常为 2.49k 或 6.19k,选择 1% 精度

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串行通信接口设计 Checklist

5. 串行通信接口设计 Checklist

序号

事项

确认 (PASS/NO PASS)

备注

1

I2C 信号是 OD 输出,需外接上拉电阻,根据负载不同,建议选择 2k~4.7k。

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2

I2C 同一路信号挂多个设备时,地址不能重复。

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特殊 GPIO 设计 Checklist

6. 特殊 GPIO 设计 Checklist

序号

事项

确认 (PASS/NO PASS)

备注

1

如需进入升级模式,可在 pbp_cfg.json 配置任意 IO 为下拉检测或上拉检测,SDK 默认使用 PA0 下拉检测,建议预留按键或跳线。

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2

RTC_IO 为 OD 输出,使用时需要外挂上拉电阻,上拉电平不超过 5 V,可用于唤醒或输出 32K 时钟。RTC-VCOIN 使用外供电时必须串 10k 电阻防护。

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3 启动阶段 BROM 有 Try 介质过程,PB0~PB5 的 SPI0 接口 CS/MOSI/CLK,SDC0、SDC1 接口 D0/CMD/CLK 有 ms 级脉冲波形输出,做 IO 输出使用时需注意

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EMC 防护设计 Checklist

7. EMC 防护设计 Checklist
序号 事项 确认 (PASS/NO PASS) 备注
1

尽量不要热插拔,如果有热插拔风险信号,比如 UART、485、IO 等与外部连接的信号,最好串接 22R~100R 小电阻进行 EOS 过电应力防护。

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2 金属连接器与信号地之间,建议并联 RC 用于静电泄放

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3 RGB、I8080、SPI 屏,建议在 CLK 上预留 RC 或 LC 滤波,有空间的话所有数据线预留串接小电阻,有助于 RE 辐射调试优化

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