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总线时序与配置说明

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PBUS 模块的时钟周期,均指内部 PBUS CLK 周期。PBUS CLK 从 HCLK 时钟分频得到,通过配置 CLK_DIV 字段可以从 HCLK 进行 2/ 4/ 8 分频,从而获得灵活的时钟配置选项,来适应不同的操作需求。

PBUS 每个信号含义如下所示:

1. PBUS 信号描述

信号名称

输入/输出

信号描述

CLK

O

外部总线时钟信号被访问外设不需要时钟信号,工作在异步模式;被访问外设需要时钟信号,则工作在同步模式。

NCS

O

外设片选信号,默认低电平有效

NADV

O

总线地址有效信号,默认低电平有效。电平为低时,指示 AD[15:0] 为地址。

NWE

O

总线读写控制信号,默认低电平为写,高电平为读。

NOE

O

外设输出使能信号,默认低电平有效。有效时允许外设往 AD[15:0] 输出读数据信号。

AD[15:0]

I/O

地址/ 数据总线

此总线 16-bit 位宽,地址与数据复用,并且可传输读写双向数据可访问地址空间为 64K,映射地址为 0x1080_0000~0x1080_ffff。

并行接口组合配置

在下列时序示例中,每一个信号可调整以下类别的参数:
  • THxx:信号保持的 BUS CLK 周期数,包括但不限于 TH_CS、TH_ADV、TH_WE、TH_AD 和 TH_WD。
  • TDxx :信号有效时刻点相对 NCS 有效时刻点的延迟,包括但不限于 TD_ADV、TD_WE 、TD_AD 和 TD_WD。

最小延迟为两次操作之间的最小延迟:NCS 信号除了有一个 TH_CS 参数之外,还有一个规定了两次 NCS 有效的最短时间间隔参数 TD_CS,表示两次传输之间必须保持一定的间隔,避免两次传输之间 AD[15:0] 信号冲突。



1. 最小延迟

地址/ 数据总线写时序

调整以下参数,可灵活配置具体的输出时序。地址/数据总线写时序示例中给出了一组参数配置示例:
  • CS_PRE = 0,CS_PHA0 = 8,CS_POST = 1
  • CS_IDLE_VAL = 1,CS_PRE_VAL = 1,CS_PHA0 = 0,CS_POST = 1
  • ADV_PRE = 1,ADV_PHA0 = 2,ADV_POST = 1
  • ADV_IDLE_VAL = 1,ADV_PRE_VAL = 1,ADV_PHA0 = 0,ADV_POST = 1
  • WE_PRE = 1,WE_PHA0 = 6,WE_WAIT = 0,WE_PHA1 = 0
  • WE_IDLE_VAL = 1,WE_PRE_VAL = 1,WE_PHA0_VAL = 0
  • ADDR_PRE = 1,ADDR_PHA0 = 2
  • DATA_PRE = 1,DATA_PHA0 = 2


2. 地址/数据总线写时序示例

地址/ 数据总线读时序

调整以下参数,可灵活配置具体的输出时序。地址/数据总线读时序示例中给出了一组参数配置示例:
  • CS_PRE = 0,CS_PHA0 = 8,CS_POST = 1
  • CS_IDLE_VAL = 1,CS_PRE_VAL = 1,CS_PHA0 = 0,CS_POST = 1
  • ADV_PRE = 1,ADV_PHA0 = 2,ADV_POST = 1
  • ADV_IDLE_VAL = 1,ADV_PRE_VAL = 1,ADV_PHA0 = 0,ADV_POST = 1
  • OE_PRE = 5,OE_PHA0 = 2,OE_WAIT = 0,OE_PHA1 = 0
  • OE_IDLE_VAL = 1,OE_PRE_VAL = 1,OE_PHA0_VAL = 0
  • ADDR_PRE = 1,ADDR_PHA0 = 3


3. 地址/数据总线读时序示例