总线时序与配置说明
5 Aug 2024
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PBUS 模块的时钟周期，均指内部 PBUS CLK 周期。PBUS CLK 从 HCLK 时钟分频得到，通过配置 CLK_DIV 字段可以从 HCLK 进行 2/ 4/ 8 分频，从而获得灵活的时钟配置选项，来适应不同的操作需求。
PBUS 每个信号含义如下所示：
| 信号名称 | 输入/输出 | 信号描述 |
|---|---|---|
| CLK | O | 外部总线时钟信号被访问外设不需要时钟信号，工作在异步模式；被访问外设需要时钟信号，则工作在同步模式。 |
| NCS | O | 外设片选信号，默认低电平有效 |
| NADV | O | 总线地址有效信号，默认低电平有效电平为低时，指示 AD[15:0] 为地址 |
| NWE | O | 总线读写控制信号，默认低电平为写，高电平为读 |
| NOE | O | 外设输出使能信号，默认低电平有效有效时允许外设往 AD[15:0] 输出读数据信号 |
| AD[15:0] | I/O | 地址/
数据总线 此总线 16-bit 位宽，地址与数据复用，并且可传输读写双向数据可访问地址空间为 64K，映射地址为 0x1080_0000~0x1080_ffff |
在下列时序示例中，每一个信号可调整以下类别的参数：
- THxx：信号保持的 BUS CLK 周期数，包括但不限于 TH_CS、TH_ADV、TH_WE、TH_AD 和 TH_WD。
- TDxx ：信号有效时刻点相对 NCS 有效时刻点的延迟，包括但不限于 TD_ADV、TD_WE 、TD_AD 和 TD_WD。
最小延迟为两次操作之间的最小延迟：NCS 信号除了有一个 TH_CS 参数之外，还有一个规定了两次 NCS 有效的最短时间间隔参数 TD_CS，表示两次传输之间必须保持一定的间隔，避免两次传输之间 AD[15:0] 信号冲突。
地址/ 数据总线写时序
调整以下参数，可灵活配置具体的输出时序。地址/数据总线写时序示例中给出了一组参数配置示例：
- TH_CS = 8
- TD_ADV = 1
- TH_ADV = 2
- TD_WE = 1
- TH_WE = 6
- TD_AD = 1
- TH_AD = 3
- TD_WD = 6
- TH_WD = 2
注：
- THxx 参数不允许为 0。
- WDAT 必须在 ADDR 结束后才有效，即 TD_WD ≥ TD_AD + TH_AD。
地址/ 数据总线读时序
调整以下参数，可灵活配置具体的输出时序。地址/数据总线读时序示例中给出了一组参数配置示例：
- TH_CS = 8
- TD_ADV = 1
- TH_ADV = 2
- TD_WE = 1
- TH_WE = 6
- TD_AD = 1
- TH_AD = 3
- TD_WD = 6
- TH_WD = 2
- TD_OE = 5
- TH_OE = 2
注：
- NOE 信号有效区间不能与 AD[15:0] 输出有效区间相重叠，即 TD_OE ≥ TD_AD + TH_AD。
- 保证 TD_OE > TD_ADV + TH_ADV。
- PBUS 模块对 AD[15:0] 上 RDAT 的采样发生在 NOE 信号有效的最后时刻。
