Central Process Unit (CPU)
CPU 内核是一款基于 RV32IMAFDCP 指令架构的高性能嵌入式处理器。
特性说明
- RV32IMAFC 指令集
- 单精度浮点单元
- 5 级单发按序执行流水线
- 一级哈佛结构，ICACHE 32 KB，DCACHE 16 KB，缓存行大小为 32 字节
- 物理内存保护 (PMP)
- 核内中断 CLINT 和中断控制器 CLIC，最大 8 级中断，支持中断嵌套
- 支持中断处理加速技术、支持 MCU 扩展特性
- 机器模式和用户模式
- 标准 2 线 JTAG 调试接口
中断号
|
中断号 |
模块 |
|---|---|
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7 |
CPU_TIMER |
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31 |
DCE |
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32 |
DMA |
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34 |
USB_DEV |
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35 |
USB_HOST_EHCI |
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36 |
USB_HOST_OHCI |
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38 |
SDMC0 |
|
41 |
SPI_ENC |
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42 |
QSPI0 |
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43 |
QSPI1 |
|
44 |
QSPI2 |
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49 |
XSPI |
|
51 |
MTOP |
|
52 |
I2S |
|
54 |
AUDIO |
|
55 |
LCD |
|
57 |
DVP |
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59 |
DE |
|
60 |
GE |
|
61 |
VE |
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64 |
WDG |
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68 |
GPIO_GRP_A |
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69 |
GPIO_GRP_B |
|
71 |
GPIO_GRP_D |
|
72 |
GPIO_GRP_E |
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73 |
GPIO_GRP_F |
|
75 |
GPIO_GRP_N |
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78 |
UART0 |
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79 |
UART1 |
|
80 |
UART2 |
|
81 |
UART3 |
|
82 |
UART4 |
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92 |
GPAI |
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93 |
RTP |
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94 |
THS |
|
95 |
CIR |
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96 |
XPWM0 |
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97 |
XPWM1 |
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98 |
XPWM2 |
|
99 |
XPWM3 |
|
100 |
XPWM4 |
|
101 |
XPWM5 |
|
106 |
CAN0 |
|
107 |
CPU_IRQ_PWMCS_FAULT |
|
108 |
PWMCS EPWM0 |
|
109 |
PWMCS EPWM1 |
|
110 |
PWMCS EPWM2 |
|
113 |
PWMCS CAP0 |
|
114 |
PWMCS CAP1 |
|
119 |
PWMCS QEP0 |
|
120 |
PWMCS QEP1 |
|
126 |
I2C0 |
|
127 |
I2C1 |