Central Process Unit (CPU)
CPU 内核是一款基于 RV32IMAFDCP 指令架构的高性能嵌入式处理器。
特性说明
- RV32IMAFDCP 指令集
- 双精度浮点单元
- 5 级单发按序执行流水线
- 一级哈佛结构，ICACHE 16 KB，DCACHE 16 KB，缓存行大小为 32 字节
- CPU0 支持紧耦合存储 (TCM) ，CPU1 不支持 TCM，I/DTC 可选 4 种灵活配置
- 物理内存保护 (PMP)
- 核内中断 CLINT 和中断控制器 CLIC，最大 32 级中断，支持中断嵌套
- 支持中断处理加速技术、支持 MCU 扩展特性
- 机器模式和用户模式
- 标准 2 线 JTAG 调试接口
中断号
中断号 | 模块 |
|---|---|
7 | CPU_TIMER |
16 | PBUS |
19 | PFM |
20 | CPM |
21 | SDFM |
22 | HCL |
23 | CORDIC |
28 | ADC |
31 | DCE |
32 | DMA0 |
33 | DMA1 |
34 | ESC_PDI |
35 | ESC_RST |
36 | ESC_SYNC0 |
37 | ESC_SYNC1 |
39 | GMAC |
41 | SPI_ENC |
42 | QSPI0 |
43 | QSPI1 |
44 | QSPI2 |
45 | QSPI3 |
46 | QSPI4 |
47 | QSPI5 |
60 | USB_FS_DR |
64 | WDG0 |
65 | WDG1 |
68 | GPIO_GRP_A |
69 | GPIO_GRP_B |
70 | GPIO_GRP_C |
71 | GPIO_GRP_D |
72 | GPIO_GRP_E |
73 | GPIO_GRP_F |
74 | GPIO_GRP_G |
75 | GPIO_GRP_H |
76 | GPIO_GRP_J |
77 | GPIO_GRP_K |
78 | UART0 |
79 | UART1 |
80 | UART2 |
81 | UART3 |
82 | UART4 |
83 | UART5 |
84 | UART6 |
85 | UART7 |
86 | UART8 |
91 | VTS |
94 | THS |
96 | PWM0 |
97 | PWM1 |
98 | PWM2 |
99 | PWM3 |
100 | PWM4 |
101 | PWM5 |
|
104 |
TA0_IF |
|
105 |
TA1_IF |
|
106 |
EDAT0_IF |
|
107 |
EDAT1_IF |
|
108 |
BIS0_IF |
|
109 |
BIS1_IF |
110 | GPT0 |
111 | GPT1 |
112 | GPT2 |
113 | GPT3 |
118 | MBOX_C02C1 |
119 | MBOX_C12C0 |
120 | RDC |
121 | CE |
126 | I2C0 |
127 | I2C1 |
128 | I2C2 |
129 | I2C3 |
135 | CANFD0 |
136 | CANFD1 |
137 | CAN |
141 | PWMCS FAULT |
142 | PWMCS EPWM0 |
143 | PWMCS EPWM1 |
144 | PWMCS EPWM2 |
145 | PWMCS EPWM3 |
146 | PWMCS EPWM4 |
147 | PWMCS EPWM5 |
148 | PWMCS EPWM6 |
149 | PWMCS EPWM7 |
150 | PWMCS EPWM8 |
151 | PWMCS EPWM9 |
152 | PWMCS EPWM10 |
153 | PWMCS EPWM11 |
166 | PWMCS CAP0 |
167 | PWMCS CAP1 |
168 | PWMCS CAP2 |
169 | PWMCS CAP3 |
170 | PWMCS CAP4 |
171 | PWMCS CAP5 |
172 | PWMCS QEP0 |
173 | PWMCS QEP1 |
174 | PWMCS QEP2 |
175 | PWMCS QEP3 |
176 | PWMCS QEP4 |
177 | PWMCS QEP5 |
178 | PWMCS QEP6 |
179 | PWMCS QEP7 |
180 | PWMCS QEP8 |
181 | PWMCS QEP9 |
182 | PWMCS QOUT0 |
183 | PWMCS QOUT1 |
186 | FFT |