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模块介绍

8 Nov 2024
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CMU 模块用于配置系统时钟、PLL 时钟频率和展频、AXI/AHB/APB 总线时钟、各模块输入时钟、IO 输出时钟，以及各个模块的 Reset 信号的复位或释放。

表 1. 术语定义
术语 定义 注释说明
CMU Clock Manage Unit 时钟管理单元
PLL Phase Locked Loop 锁相环时钟

CMU 模块的基本特性如下：

  • 两种锁相环共 5 个 PLL

  • 整数 PLL 时钟 PLL_INT 2 个，无小数分频和展频功能，可旁路输出 24M 时钟

  • 小数 PLL 时钟 PLL_FRA 3 个，有小数分频和展频功能，可旁路输出 24M 时钟

  • CPU 时钟源可选 CLK_24M、CLK_32K、PLL_INT0，可进行 1~32 分频

  • AXI/AHB0/APB0/APB1 时钟源可选 CLK_24M 或 PLL_INT1，可进行 1~32 分频

  • 每个模块的时钟可进行 1~32 分频

  • 每个模块的总线时钟、模块时钟、复位开关可独立配置

  • 4 路可配置频率和时钟源的时钟输出，用作于外设的时钟输入