输入信号过滤
7 Jun 2024
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EPWM 保护模块的输入信号 EPWM_FLT0/1/2/3/4/5_IN，是经过输入信号过滤模块过滤的信号。输入信号过滤模块，用于滤除噪声信号，每路的输入信号都配置有对应的输入滤波模块：
输入滤波模块功能框图中以EPWM_FLT0 信号为例，输入滤波的功能可设置成以下模式：
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同步信号输出：通过 SYS_CLK 对输入信号 EPWM_FLT0 进行同步。
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1/2/…/15 采样点的同步信号输出：同步信号经过 Sample CTL 模块，判定 1/2/…/15 个采样点为相同值的信号认为有效信号，否则认为噪声信号进行滤除。
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Sample CTL 模块的输入信号是 IN Sync 模块的输出信号，即 SYS_SCLK 对 EPWM_FLT0 信号进行同步得出 EPWM_FLT0_SYNC 信号。
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通过配置 Sample CTL 模块的寄存器，可以配置对 EPWM_FLT0_SYNC 信号的采样周期，采样周期为 1x/2x/4x/…/510x SYS_CLK。
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通过寄存器可以配置 1/2/…/15 采样点的同步信号输出，即以 1/2/…/15 个采样点的时间长度作为一个处理周期。若这个周期的采样点均为相同值则认为是有效值，EPWM_FLT0_IN 的信号输出此有效值。
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五采样点同步信号输出图示中，以采样周期配置为 2x SYS_CLK、5
采样点同步信号输出的配置为例，对 EPWM_FLT0_SYNC 信号进行处理。
图 2. 五采样点同步信号输出图示
- 在 T0 时刻，对 EPWM_FLT0_SYNC 进行第一次信号采集，采集为 0 信号。
- 接下来采集的四次信号均为 0 信号，因此在第五个采样点的时候，EPWM_FLT0_IN 进行了翻转，输出 0 信号，完成一个处理周期。
- 在 T1 时刻，由于第一次采集信号为 0 信号，而第二次采集信号出现 1 信号，此次处理周期判定为无效值，EPWM_FLT0_IN 维持当前值。